Práctica de ingeniería y experiencia en selección del equipo de I+D de Duyuan Electronics: diseño de interfaces de alta velocidad, procesamiento de señales de radar y comunicaciones, plataformas de cómputo heterogéneo y sustitución en China, para ayudarle a evitar desvíos en la selección de dispositivos y la entrega de soluciones.
Cuando cuatro cámaras en una línea alimentan todas a un servidor central para la detección, el ancho de banda no da abasto y la latencia no se puede comprimir. El mejor camino es hacer la captura, el preprocesado y la inferencia en la propia placa, enviando de vuelta solo los resultados de detección y una vista previa comprimida. Este artículo divide la arquitectura de IA a bordo del edge en roles PS/PL, con el presupuesto de ancho de banda y la ruta de despliegue del modelo.
El diseño original usa Xilinx Zynq-7000 (XC7Z020) para el esquema heterogéneo software ARM + lógica realista en FPGA, y ahora debe pasar a un chip nacional. ¿Supone cambiar el chip reescribir todo el proyecto, o solo cambios locales? Este artículo divide la migración de HWD7Z020 (compatible con XC7Z020) a PBC7Z020G/021G en tres capas —software PS, lógica PL, arranque y BSP— y desglosa el volumen real de cambios, las partes reutilizables y los puntos de riesgo.
Cuando confluyen varios ADC de alta velocidad, haces de radar o flujos de vídeo, el cable de cobre alcanza su límite tras unos metros y PCIe no puede abandonar el chasis. El backhaul correcto es conducir SFP+/QSFP directamente desde los transceptores GTX/GTH del FPGA, descargar en el chip la MAC y la pila IP/UDP, y enviar solo la carga útil por fibra a velocidad de línea. Este artículo calcula la velocidad de línea 10G/25G, la carga útil UDP, el presupuesto óptico y la división interna de tareas del FPGA.
Una sonda de ecografía a color de 128 canales muestra cada canal con un ADC de 12 bits y 40 MS/s, lo que da una velocidad de datos en bruto de unos 7,7 GB/s: un nivel que una CPU no puede absorber, y mucho menos generar imagen en tiempo real. El enfoque correcto es ejecutar primero el beamforming, la detección de envolvente y el submuestreo dentro del FPGA, y entregar al host solo los datos de imagen comprimidos. Este artículo descompone la cadena de 128 canales en etapas, presupuesta la velocidad de datos en cada paso, y explica exactamente qué hace el FPGA en medio.
Una placa FPGA que funciona perfectamente en el laboratorio se bloquea en el suelo de la fábrica: la temperatura se desvía, los conectores se aflojan, la EMC falla. Las placas FPGA de grado industrial deben funcionar de forma fiable de −40 °C a 85 °C, soportar vibraciones de 5g y superar las pruebas EMC de la norma IEC 61000. Este artículo desglosa el diseño de gradiente térmico, el refuerzo antivibración, el apantallamiento EMC, y cómo elegir una placa que realmente sobreviva al despliegue.
PCIe se cae de vez en cuando, JESD204B no logra bloquear, el enlace de vídeo parpadea: a menudo no es el código RTL, es el diseño de relojes. Los transceptores de alta velocidad del FPGA son extremadamente sensibles al jitter del reloj de referencia, y cada etapa del árbol de relojes —oscilador → buffer de reloj → red global del FPGA— añade jitter. Este artículo explica cómo calcular el presupuesto de jitter, diseñar el árbol de relojes y evitar las trampas más habituales.
El núcleo del Software Defined Radio (SDR): digitalizar la señal de RF lo antes posible, y dejar el procesamiento de señal al FPGA. Una cadena típica de frontend SDR de banda ancha es: antena → LNA → mezclador → ADC → FPGA (DDC + FFT + demodulación). A lo largo de esta cadena, el ancho de banda de los transceptores del FPGA, el buffering DDR y la potencia de cálculo del DSP determinan qué ancho de banda instantáneo se puede alcanzar.
El error más común en la selección de un FPGA: elegir primero un modelo de chip y poner los requisitos al revés, o mirar solo el precio sin margen de recursos. El orden correcto: definir las necesidades de ancho de banda (pares de transceptor) → calcular los recursos lógicos (LC/DSP) → elegir la placa más barata que cumpla ambas cosas. Este artículo convierte la línea principal de productos de Duyuan en una matriz de decisión reutilizable.
Las placas de desarrollo FPGA nunca tienen suficientes E/S: necesita un ADC de alta velocidad, un módulo óptico o sensores LVDS, y no quiere rediseñar el PCB cada vez. FMC (FPGA Mezzanine Card, estándar VITA 57) lo resuelve: una placa portadora + una biblioteca de mezzaninas estándar; se cambia la mezzanina para cambiar la interfaz. Este artículo recorre LPC frente a HPC, el presupuesto de pines y las configuraciones de mezzanina más habituales.
Componer cuatro señales de cámara 1080p en una sola salida 4K parece «juntar cuatro imágenes», pero detrás hay un balance de ancho de banda: ancho de banda de entrada, ancho de banda del buffer de fotogramas DDR, ancho de banda del escalador y ancho de banda de salida, cuatro capas apiladas unas sobre otras. Si los cálculos salen mal, aparecen tartamudeos, tearing o sobrecarga de la DDR. Este artículo recorre cada capa desde el reloj de píxel hacia arriba.
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