Construcción de un frontend SDR de banda ancha: cadena de señal del ADC al FPGA
El núcleo del Software Defined Radio (SDR): digitalizar la señal de RF lo antes posible, y dejar el procesamiento de señal al FPGA. Una cadena típica de frontend SDR de banda ancha es: antena → LNA → mezclador → ADC → FPGA (DDC + FFT + demodulación). A lo largo de esta cadena, el ancho de banda de los transceptores del FPGA, el buffering DDR y la potencia de cálculo del DSP determinan qué ancho de banda instantáneo se puede alcanzar.
1. Cadena de señal del frontend SDR
Una cadena completa de recepción SDR de banda ancha:
1. Antena + frontend de RF: recibe señales over-the-air, amplifícalas mediante el LNA, filtra pasa-banda.
2. Mezcla / muestreo directo: o bien se convierte a FI y luego se muestrea, o bien se muestrea la RF directamente (ADC de banda ancha muestreando DC~6 GHz).
3. Muestreo del ADC: digitaliza la señal analógica, y ofrece datos serie JESD204B.
4. Procesamiento en el FPGA: recibe JESD204B → DDC (conversión descendente digital) → FFT / demodulación → sube al host por PCIe.
El FPGA hace tres cosas en esta cadena: capturar datos serie de alta velocidad, realizar la conversión descendente digital en tiempo real, y transferir datos al host por PCIe. Estas tres tareas definen la selección del FPGA.
2. Cómo calcular el ancho de banda instantáneo
La métrica SDR más crítica es el ancho de banda instantáneo (IBW): el ancho de banda que el FPGA puede procesar en tiempo real tras el muestreo del ADC.
| Métrica | Fórmula | Ejemplo (AD9680 14 bits 1 GSPS) |
|---|---|---|
| Frecuencia de muestreo del ADC | f_s | 1 GSPS |
| Ancho de banda teórico de Nyquist | f_s / 2 | 500 MHz |
| Ancho de banda de salida DDC | f_s / diezmación | dec=4 → 125 MHz |
| Velocidad de carril JESD204B | f_s × 14 bit × sobrecarga de trama | ≈ 10,24 Gbps/carril |
| Pares de transceptor del FPGA | carriles por ADC | AD9680 → 4 carriles |
Ejemplo de presupuesto de ancho de banda
Requisito del proyecto: 100 MHz de ancho de banda instantáneo, ADC de doble canal.
- ADC: AD9680 (14 bits, 1 GSPS, JESD204B), 4 carriles por canal a 10,24 Gbps.
- Dos canales de ADC: se necesitan 8 pares de transceptor.
- Velocidad de datos tras DDC: 100 MHz × 2 canales × 16 bits (I/Q) = 3,2 GB/s.
- Ancho de banda teórico de PCIe Gen2 x8 ≈ 3,2 GB/s → a plena carga, se necesita margen.
- Conclusión: elegir DUK7410T (8× GTP + PCIe Gen2 x8) encaja justo, pero requiere buffering DMA ping-pong.
3. Requisitos de recursos del lado del FPGA
Necesidades de recursos del FPGA para un frontend SDR:
| Recurso | Propósito | Necesidad típica (doble IBW 100 MHz) |
|---|---|---|
| Transceptores de alta velocidad | JESD204B RX + subida PCIe | 8 (ADC) + 4 (PCIe) = 12 pares |
| Slice DSP | NCO DDC + filtro FIR + FFT | ~500~800 |
| BRAM | Buffer FIFO + ping-pong | ~20~40 MB |
| Ancho de banda DDR | Buffer grande + DMA PCIe | ≥ 5 GB/s |
| Celdas lógicas | IP JESD204B + DDC + DMA PCIe | ~100K~150K LC |
4. Selección de placa según el escenario
Nivel inicial: DUK7410T (9 999 ¥) — SDR de 100 MHz monocanal
8× GTP encajan justo una mezzanina AD9680 (4 carriles), los 4 pares restantes mueven PCIe Gen2 x8. 4 GB DDR3 para buffering ping-pong. Adecuado para docencia y monitorización de espectro monocanal.
Principal: DUF7690T (24 999 ¥) — SDR de 200 MHz de doble canal
36× GTH @10,3G, doble FMC HPC para dos mezzaninas ADC. 3 600 slices DSP manejan sin problema un DDC de 8 canales. PCIe Gen3 x8 duplica el ancho de banda. Adecuado para monitorización de espectro de banda ancha y prototipos de sistemas de comunicaciones avanzados.
Gama alta: XCKU15P (15 999 ¥) — SDR de muestreo directo de RF
Los transceptores GTY 28G soportan una velocidad de carril JESD204C de 24 Gbps. 8 GB DDR4 ECC de 19,2 GB/s. Adecuado para muestreo directo de RF (ADC de 6 GHz), MIMO multicanal y prototipos de array en fase.
5. Tres trampas habituales
Trampa 1: la velocidad de carril JESD204B supera el límite del transceptor
El AD9680 a 1 GSPS completo tiene una velocidad de carril ≈ 10,24 Gbps. El GTP del DUK7410T llega como máximo a 6,6 Gbps: ¡no se puede conectar! Hay que reducir el muestreo a 250 MSPS (velocidad de carril ≈ 2,5 Gbps), o subir a DUF7690T (GTH @10,3G).
Trampa 2: un ancho de banda DDR insuficiente provoca pérdida de datos
Los 3,2 GB/s de datos tras DDC deben escribirse en la DDR y luego leerse por PCIe. La DDR3 de 14,9 GB/s es teóricamente suficiente, pero la eficiencia real de conmutación lectura/escritura es solo del 60 %: ≈ 9 GB/s. Calcule con cuidado para doble canal; si es insuficiente, suba a DDR4.
Trampa 3: desalineación de relojes, JESD204B no logra bloquear
JESD204B requiere la alineación del Device Clock y del SYSREF. El reloj de la mezzanina ADC debe enrutarse por el pin FMC CLK0 hasta las entradas de reloj global MRCC/SRCC del FPGA. Si el enrutado del PCB es erróneo, por muy caro que sea el chip, no funcionará.
El frontend SDR no consiste en comprar el FPGA más caro, sino en acertar con los cálculos de velocidad de carril del ADC, ancho de banda instantáneo, buffering DDR y subida PCIe. Tres cálculos —pares de transceptor, DSP, ancho de banda DDR— y la elección de la placa cae por su propio peso.
