Análisis de soluciones
Cuando confluyen varios ADC de alta velocidad, haces de radar o flujos de vídeo, el cable de cobre alcanza su límite tras unos metros y PCIe no puede abandonar el chasis. El backhaul correcto es conducir SFP+/QSFP directamente desde los transceptores GTX/GTH del FPGA, descargar en el chip la MAC y la pila IP/UDP, y enviar solo la carga útil por fibra a velocidad de línea. Este artículo calcula la velocidad de línea 10G/25G, la carga útil UDP, el presupuesto óptico y la división interna de tareas del FPGA.
2026-10-21·Leer más →
Análisis de soluciones
PCIe se cae de vez en cuando, JESD204B no logra bloquear, el enlace de vídeo parpadea: a menudo no es el código RTL, es el diseño de relojes. Los transceptores de alta velocidad del FPGA son extremadamente sensibles al jitter del reloj de referencia, y cada etapa del árbol de relojes —oscilador → buffer de reloj → red global del FPGA— añade jitter. Este artículo explica cómo calcular el presupuesto de jitter, diseñar el árbol de relojes y evitar las trampas más habituales.
2026-10-16·Leer más →
Análisis de soluciones
Las placas de desarrollo FPGA nunca tienen suficientes E/S: necesita un ADC de alta velocidad, un módulo óptico o sensores LVDS, y no quiere rediseñar el PCB cada vez. FMC (FPGA Mezzanine Card, estándar VITA 57) lo resuelve: una placa portadora + una biblioteca de mezzaninas estándar; se cambia la mezzanina para cambiar la interfaz. Este artículo recorre LPC frente a HPC, el presupuesto de pines y las configuraciones de mezzanina más habituales.
2026-10-13·Leer más →
Análisis de soluciones
La factura del ancho de banda PCIe es mucho más compleja que el número de la hoja de datos: el ancho de banda bruto, la sobrecarga de codificación, la sobrecarga de protocolo, la eficiencia del DMA y el cuello de botella de la DDR recortan cada uno esos «16 GB/s». Este artículo repasa Gen3 x4/x8/x16, llega hasta el equilibrio entre DDR y DMA, y ofrece un método reutilizable para estimar el ancho de banda neto.
2026-10-09·Leer más →
