El coste real de la migración a FPGA chinos: un marco TCO de Xilinx a FMSH/Pango

La sustitución local no es tan simple como «cambiar un chip». Muchos equipos durante la selección solo comparan el precio unitario y los recursos lógicos, solo para descubrir una vez empezada la migración que la cadena de herramientas, los IP, los diseños de PCB y la curva de aprendizaje de los ingenieros deben recalcularse por completo. Este artículo ofrece un marco TCO (coste total de propiedad) que desglosa cada coste de la migración, para que pueda decidir si merece la pena hacerlo.

1. Divida el coste de migración en cuatro bloques

Migrar un proyecto Xilinx a FPGA chinos (serie FMSH JFM7, serie Pango Titan3 / Kosmo-2) no es un gasto puntual, sino cuatro líneas paralelas:

Partida de coste	Contenido	Proporción típica
Migración de la cadena de herramientas	Flujo de proyecto Vivado, ficheros de restricciones, catálogo de IP, cierre de temporización	15 %~25 %
Reescritura de IP	Reconfiguración de PCIe, controlador DDR, PHY SerDes	30 %~40 %
Cambios de hardware	Diferencias de encapsulado BGA, redibujado de capas de PCB, árbol de alimentación, relojes	15 %~25 %
Personal y validación	Ingenieros aprendiendo la nueva cadena, validación a nivel de placa, iteraciones de temporización	20 %~30 %

Desglosemos cada partida.

2. Migración de la cadena de herramientas: de Vivado a EDA nacional

Los proyectos Xilinx usan Vivado Design Suite. Los objetivos de migración se corresponden así:

Plataforma original	Objetivo nacional	Herramienta	Dificultad
Xilinx Vivado	Serie FMSH JFM7	EDA propietario de FMSH	Media — estructura de proyecto similar, requiere remapeo de la biblioteca de IP
Xilinx Vivado	Pango Titan3 / Kosmo-2	Pango Design Suite (PDS)	Media-baja — la interfaz de PDS es cercana a Vivado; la sintaxis de restricciones es en gran medida compatible

Qué cambia realmente

• Ficheros de restricciones: el formato .xdc es en gran medida compatible, pero la numeración de pines debe remapearse (mapa de bolas BGA distinto).
• Catálogo de IP: el FIFO Generator de Xilinx, el BRAM Controller y la IP PCIe no se pueden reutilizar directamente; debe re-instanciar la IP correspondiente del proveedor nacional.
• Cierre de temporización: los FPGA nacionales suelen tener márgenes de temporización algo más ajustados al mismo grado de velocidad. Un diseño a 100 MHz con un 20 % de margen en Xilinx puede quedarse solo con un 5 %~10 % tras la migración, lo que exige optimizar la ruta crítica.

Estimación de coste: un equipo FPGA de 3~5 personas necesita unas 2~4 semanas para aprender la cadena de herramientas. A ~30 000 ¥/persona-mes, esto supone aproximadamente 20 000~50 000 ¥ (pago único).

3. Reescritura de IP: el bloque más caro

La cadena de herramientas es «reaprender»; los IP son «rehacer». Este es el mayor bloque de coste de la migración.

Tipo de IP	Nativo Xilinx	Equivalente nacional	Esfuerzo de reescritura
Controlador DDR	MIG (DDR3/DDR4)	PHY + controlador DDR de FMSH / Pango	Alto: la temporización, la calibración y el flujo de entrenamiento difieren
Bloque duro PCIe	Integrated Block for PCIe	FMSH PCIe Gen3 x8 / Pango PCIe Gen4 x8	Medio: reajustar la configuración; la lógica de enumeración es reutilizable
SerDes (GTX/HSST/MGT)	7-series GTX / UltraScale GTH	FMSH GTX / Pango HSST	Alto: reloj de referencia, preénfasis y ecualización se reajustan por completo
FIFO / BRAM / DSP	Block RAM Generator / FIFO Generator	IP equivalente del proveedor nacional	Bajo: regenerar; la lógica es reutilizable

¿Por qué es cara la reescritura de IP? Los IP de interfaz de alta velocidad (DDR, PCIe, SerDes) no son solo «cambiar un parámetro»: implican integridad de señal a nivel de placa. El enrutado del PCB original estaba ajustado a los diseños de referencia de Xilinx; al cambiar a un PHY nacional, los diagramas de ojo deben volver a medirse, los parámetros de ecualización reencontrarse, y el entrenamiento del enlace reejecutarse. Esta es a menudo la parte menos controlable de un proyecto de migración.

Estimación de coste: un proyecto con PCIe Gen3 x8 + DDR4 + varios transceptores de alta velocidad necesita típicamente 1,5~3 meses para la reescritura y puesta en marcha de IP, con un coste de mano de obra de alrededor de 80 000~150 000 ¥.

4. Cambios de hardware: ¿hay que redibujar el PCB?

Depende de a qué chip nacional apunte:

• Serie FMSH JFM7 (compatible en pines con Kintex-7 / Virtex-7): las definiciones de pines BGA son muy compatibles con las series Xilinx 7. El PCB puede ser un intercambio pin a pin: no hace falta redibujar capas, solo cambian el número de parte del chip y la red de alimentación. Esta es la ruta de migración de menor coste.
• Pango Titan3 / Kosmo-2 (arquitectura nueva): los encapsulados BGA son incompatibles con Xilinx. El PCB debe redibujarse desde cero: árbol de alimentación, distribución de relojes, enrutado de alta velocidad, todo sigue el diseño de referencia del nuevo chip.

Ruta de migración	Cambio de PCB	Coste de hardware (pago único)
Xilinx Kintex-7 → FMSH JFM7K325T/K410T	Pin a pin, revisión menor	10 000~30 000 ¥ (fabricación de PCB + materiales)
Xilinx Kintex-7 → Pango Titan3	PCB nuevo	50 000~100 000 ¥ (redibujado de 4~6 capas + 2~3 rondas de fabricación)
Xilinx ZYNQ → Pango Kosmo-2 SoPC	PCB nuevo + portación del BSP de ARM	80 000~150 000 ¥ (incluido el BSP de software)

5. TCO de mano de obra: no cuente solo el «coste de la placa»

Muchos equipos durante la selección solo comparan el precio unitario de los chips, ignorando la mano de obra. Un TCO realista para un proyecto de migración:

Partida	Pequeño (tarjeta única / prototipo)	Mediano (placa a nivel de producto)	Grande (multiplaca / producción en serie)
Aprendizaje de la cadena	2~4 semanas / 20 000~50 000 ¥	4~6 semanas / 50 000~80 000 ¥	6~8 semanas / 80 000~120 000 ¥
Reescritura de IP	1 mes / 50 000~80 000 ¥	2~3 meses / 100 000~150 000 ¥	3~6 meses / 200 000~400 000 ¥
Cambios de PCB	10 000~30 000 ¥	50 000~100 000 ¥	100 000~200 000 ¥
Validación de placa e iteración	2~4 semanas / 20 000~40 000 ¥	1~2 meses / 50 000~100 000 ¥	2~3 meses / 150 000~300 000 ¥
TCO total	~100 000~200 000 ¥	~250 000~450 000 ¥	~500 000~1 000 000 ¥

Estas cifras parecen elevadas, pero hay que verlas frente a dos factores de fondo:

• El precio unitario del chip es genuinamente menor: el Xilinx Kintex-7 XC7K410T cuesta ~3 000~4 000 ¥/unidad; el FMSH JFM7K410T ~1 500~2 000 ¥/unidad. A más volumen, más se ahorra.
• La seguridad de suministro es un beneficio intangible: los chips Xilinx tienen plazos de importación largos e incertidumbre de asignación; los chips nacionales pueden adquirirse localmente en 2~4 semanas. Este coste es difícil de cuantificar, pero crítico para programas de producción.

6. ¿Cuándo merece la pena migrar?

No todo proyecto debe migrar. Normalmente evaluamos tres condiciones:

1. Ciclo de vida largo del proyecto (>2 años): el coste de migración es puntual; cuanto más largo es el ciclo y mayor el volumen, más se amortiza la inversión de migración con el ahorro en precio unitario.

2. Altos requisitos de certidumbre de suministro: los sectores industrial, médico y de alta fiabilidad donde la seguridad de la cadena de suministro es sensible obtienen el mayor beneficio intangible de la migración.

3. El diseño original usa series 7 (Kintex-7 / Artix-7): las series 7 tienen piezas compatibles directas de FMSH JFM7, con la ruta de migración más corta y barata. UltraScale+ / Versal todavía no tienen alternativas nacionales maduras: no fuerce la migración.

La migración a FPGA chinos no es una pregunta de «barato o caro», sino de si una inversión puntual puede amortizarse por el volumen y la seguridad de suministro. Calcule el TCO antes de decidir si dar el paso.

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— Equipo de ingeniería de Duyuan