Análisis de soluciones
PCIe se cae de vez en cuando, JESD204B no logra bloquear, el enlace de vídeo parpadea: a menudo no es el código RTL, es el diseño de relojes. Los transceptores de alta velocidad del FPGA son extremadamente sensibles al jitter del reloj de referencia, y cada etapa del árbol de relojes —oscilador → buffer de reloj → red global del FPGA— añade jitter. Este artículo explica cómo calcular el presupuesto de jitter, diseñar el árbol de relojes y evitar las trampas más habituales.
2026-10-16·Leer más →
Análisis de soluciones
La factura del ancho de banda PCIe es mucho más compleja que el número de la hoja de datos: el ancho de banda bruto, la sobrecarga de codificación, la sobrecarga de protocolo, la eficiencia del DMA y el cuello de botella de la DDR recortan cada uno esos «16 GB/s». Este artículo repasa Gen3 x4/x8/x16, llega hasta el equilibrio entre DDR y DMA, y ofrece un método reutilizable para estimar el ancho de banda neto.
2026-10-09·Leer más →
Aplicación práctica
Osciloscopios, digitalizadores, radares en fase, radios definidas por software y monitorización de vibraciones de alta velocidad: el núcleo de todos estos sistemas es «muestreo ADC de alta velocidad → empaquetado de datos → transferencia al host para su procesamiento». ¿Por qué este paso debe usar un FPGA y no un MCU, un DSP o una CPU muestreado directamente? ¿Por qué el conector FMC HPC y la interfaz PCIe x8 se han convertido en la combinación dorada de las tarjetas de adquisición de alta velocidad? Este artículo parte de un proyecto real de adquisición a 250 MSPS.
2026-10-07·Leer más →
