Árbol de relojes y presupuesto de jitter en FPGA: por qué su enlace de alta velocidad sigue fallando
PCIe se cae de vez en cuando, JESD204B no logra bloquear, el enlace de vídeo parpadea: a menudo no es el código RTL, es el diseño de relojes. Los transceptores de alta velocidad del FPGA son extremadamente sensibles al jitter del reloj de referencia, y cada etapa del árbol de relojes —oscilador → buffer de reloj → red global del FPGA— añade jitter. Este artículo explica cómo calcular el presupuesto de jitter, diseñar el árbol de relojes y evitar las trampas más habituales.